FPGA návrh

Původní texty z časopisu Automatizace se staly základem pro knihu FPGA prakticky; ta obsahuje další zajímavé kapitoly a témata z původního seriálu rozvádí do větší hloubky.
jednoduchý čítač (květnové číslo, 2008)

jako první si prostudujte soubor cviceni.pdf s cvičeními pro zvídavější čtenáře,

FPGA Prakticky
Možnosti realizace pamětí RAM v obvodech FPGA - celkem pěkný článek doc. Koloucha o implementaci pamětí, vyšel na Elektrorevue a je česky...

HDL Coding Practices to Accelerate Design Performance - zajímavý dokument o tom, jak navrhovat na FPGA - tipy a triky pro menší a rychlejší obvod
Asynchronnous and Synchronnous Reset Design Techniques - absolutní nezbytnost pro každého, kdo navrhuje digitální obvody. Bez znalosti toho, jak správně používat asynchronní reset se Váš obvod nemusí ani správně rozběhnout...
Synthesis and scripting techniques for Designing Multiasynchronous Clock Designs - pěkný rozbor problémů se kterými se lze setkat při převodu signálů z jedné hodinové domény do jiné
Simulation and Synthesis Techniques for Asynchronous FIFO Design - jak správně navrhnout FIFO mezi dvěma hodinovými doménami. Článek popisuje způsob návrhu fronty pro předávání dat mezi dvěma asynchroními zařízeními - například dvěma DSP systémy na různých hodinových signálech.
Simulation and Synthesis Techniques for Asynchronous FIFO Design with asynchronous pointer comparison - pokračování předchozího článku. Ještě šílenější, avšak 100% funkční metody.

VHDL verification course - základní informace o verifikaci. Kurs vhodně doplňuje naši výzkumnou zprávu, kterou také doporučuji všem studentům k prostudování.

Improving time to Design Closure with ISE Software- povídání o optimalizacích Vašeho návrhu, které dělá mapper v ISE. Celkem zajímavé.

Physical Synthesis and Optimization with ISE Software- opět, optimalizace návrhu - fyzická resyntéza existujícího systému pro dosažení lepších parametrů
Co znamenají jednotlivé volby v nastavení ISE (dostanete se k nim kliknutím pravým tlačítkem na odpovídající krok v okénku s procesy)

Verilog není na přednáškách probírán a ani v něm v naší laboratoři nepracujeme ale vzhledem k jeho oblibě za mořem si ho nemůžeme dovolit jen tak ignorovat. Pro zájemce jsem do něj přepsal jednoduché logcké bloky používané pro seznámení s VHDL a přidal i pár odkazů na literaturu o Verilogu.
Jednoduché logické bloky ve Verilogu
Introduction to Verilog - krátký úvod o jazyce. Není zcela vyčerpávající (například nezmiňuje jak udělat pole z vícebitových signálů a další užitečné věci), ale na úvod stačí. Navíc zmiňuje i co je a co není syntetizovatelné.