Původní texty z časopisu Automatizace
se staly základem pro knihu FPGA prakticky; ta obsahuje další zajímavé kapitoly
a témata z původního seriálu rozvádí do větší hloubky.
Asynchronnous
and
Synchronnous Reset Design Techniques -
absolutní nezbytnost pro každého, kdo navrhuje
digitální obvody. Bez znalosti toho, jak
správně
používat asynchronní reset se
Váš obvod
nemusí ani správně rozběhnout...
Simulation
and Synthesis Techniques for Asynchronous FIFO Design -
jak správně
navrhnout
FIFO mezi dvěma hodinovými doménami.
Článek
popisuje způsob návrhu fronty pro
předávání
dat mezi dvěma asynchroními zařízeními
-
například dvěma DSP systémy na různých
hodinových signálech.
Verilog
není na
přednáškách
probírán a ani v něm v naší
laboratoři
nepracujeme ale vzhledem k jeho
oblibě za mořem si ho nemůžeme dovolit jen tak ignorovat. Pro
zájemce jsem do něj přepsal jednoduché
logcké
bloky používané pro
seznámení s VHDL a
přidal i pár odkazů na literaturu o Verilogu.
Introduction
to Verilog - krátký úvod o
jazyce. Není
zcela vyčerpávající
(například nezmiňuje
jak udělat pole z vícebitových signálů
a
další užitečné věci), ale na
úvod
stačí. Navíc zmiňuje i co je a co není
syntetizovatelné.